时序电路为什么综合成了latch
2022-04-06 16:02
ExASIC
关注
有群友提问，下面的代码为什么在DC里可以综合成DFF，而在FPGA上却综合成了latch。
always＠（posedge clk， negedge rstn， negedge setn） if（！rstn） a ＜＝ 1＇b0； else if（！setn） a ＜＝ 1＇b1； else a ＜＝ a；
我们可以看到这段代码有两个特别之处：
同时有异步复位和异步置位
除了复位和置位，数据要保持
我们可以画出这段代码的逻辑图，如下图。这图也就是DC综合出来的结果。
那在FPGA上为什么会变成latch呢？有人说FPGA平台没有latch，但quartus里确实报了生成latch的warning。我们来试着把电路等价变换，先把setn端简化掉：
我们看到上图左边dff的逻辑，当rstn＝＝0时，dff输出0，否则就保持。这不就是latch的逻辑吗？整理出下图：
由此可见FPGA平台综合成latch也是有可能的。
后来让群友直接看看FPGA平台综合出来的电路图，看看究竟是什么样的电路。群友回复如下：
哎，真是神奇！时钟都优化没了，直接用了一个带复位和置位的latch。看了这个电路的逻辑，确实与一开头的RTL等价的，并且还不需要数据loop了，挺简洁的。
所以得出结论，FPGA平台之所以与DC有差异，只是综合策略或者说是综合引擎优化算法的问题。综合结果都是可以用的。
原文标题 : 时序电路为什么综合成了latch
分享
声明：
本文由入驻维科号的作者撰写，观点仅代表作者本人，不代表OFweek立场。如有侵权或其他问题，请联系举报。
最新活动更多
-
3月27日立即报名>> 【工程师系列】汽车电子技术在线大会
-
即日-4.22立即报名>> 【在线会议】汽车腐蚀及防护的多物理场仿真
-
精彩回顾立即查看>> 【在线会议】汽车检测的最佳选择看这里
-
精彩回顾立即查看>> 2024工程师系列—工业电子技术在线会议
-
精彩回顾立即查看>> 【线下论坛】华邦电子与莱迪思联合技术论坛
-
精彩回顾立即查看>> 【线下论坛】华邦电子与恩智浦联合技术论坛
推荐专题
发表评论
请输入评论内容...
请输入评论/评论长度6~500个字
暂无评论
暂无评论